All-digital phase-locked loop in 40 nm CMOS for 5.8 Gbps serial link transmitter

Yury Antonov, Tero Tikka, Kari Stadius, Jussi Ryynänen

Tutkimustuotos: Artikkeli kirjassa/konferenssijulkaisussaConference article in proceedingsScientificvertaisarvioitu

1 Sitaatiot (Scopus)
44 Lataukset (Pure)

Abstrakti

This paper describes an all-digital phase-locked loop based clock generator for a MIPI M-PHY serial link transmitter. The paper focuses on ADPLL phase accumulator speed optimization, PVT calibration, loop type changing criteria and power saving in phase digitization process. The experimental circuit is implemented in 40 nm CMOS and generates the MIPI M-PHY defined frequencies from 1.2 GHz to 5.8 GHz.

AlkuperäiskieliEnglanti
Otsikko2015 European Conference on Circuit Theory and Design, ECCTD 2015
KustantajaIEEE
ISBN (elektroninen)978-1-4799-9876-0
ISBN (painettu)978-1-4799-9877-7
DOI - pysyväislinkit
TilaJulkaistu - 16 lokak. 2015
OKM-julkaisutyyppiA4 Artikkeli konferenssijulkaisussa
TapahtumaEuropean Conference on Circuit Theory and Design - Trondheim, Norja
Kesto: 24 elok. 201526 elok. 2015

Conference

ConferenceEuropean Conference on Circuit Theory and Design
LyhennettäECCTD
Maa/AlueNorja
KaupunkiTrondheim
Ajanjakso24/08/201526/08/2015

Sormenjälki

Sukella tutkimusaiheisiin 'All-digital phase-locked loop in 40 nm CMOS for 5.8 Gbps serial link transmitter'. Ne muodostavat yhdessä ainutlaatuisen sormenjäljen.

Siteeraa tätä