A 3.15pJ/cyc 32-bit RISC CPU with timing-error prevention and adaptive clocking in 28nm CMOS

Markus Hiienkari, Jukka Teittinen, Lauri Koskinen, Matthew Turnquist, Mikko Kaltiokallio, Jani Mäkipää, Arto Rantala, Matti Sopanen

Tutkimustuotos: Artikkeli kirjassa/konferenssijulkaisussaConference contributionScientificvertaisarvioitu

8 Sitaatiot (Scopus)

Abstrakti

The increased performance from technology scaling makes it feasible to operate digital circuits at ultra-low voltages without the significant performance limitation of earlier process generations. The theoretical minimum energy point resides in near-threshold voltages in current processes, but device and environment variations make it a challenge to operate the circuits reliably. This paper presents an ASIC implementation of a 32-bit RISC CPU in 28nm CMOS employing timing-error prevention with clock stretching to enable it to operate with minimal safety margins while maximizing energy efficiency. Measurements show 3.15pJ/cyc energy consumption at 400mV/2.4MHz, which corresponds to 39% energy savings and 83% EDP reduction compared to operation based on static signoff timing.

AlkuperäiskieliEnglanti
OtsikkoProceedings of the IEEE 2014 Custom Integrated Circuits Conference, CICC 2014
KustantajaIEEE
ISBN (elektroninen)9781479932863
DOI - pysyväislinkit
TilaJulkaistu - 4 marraskuuta 2014
OKM-julkaisutyyppiA4 Artikkeli konferenssijulkaisuussa
TapahtumaIEEE Custom Integrated Circuits Conference: The Showcase for Integrated Circuit Design in the Heart of Silicon Valley - San Jose, Yhdysvallat
Kesto: 15 syyskuuta 201417 syyskuuta 2014
Konferenssinumero: 36

Conference

ConferenceIEEE Custom Integrated Circuits Conference
LyhennettäCiCC
MaaYhdysvallat
KaupunkiSan Jose
Ajanjakso15/09/201417/09/2014

Sormenjälki Sukella tutkimusaiheisiin 'A 3.15pJ/cyc 32-bit RISC CPU with timing-error prevention and adaptive clocking in 28nm CMOS'. Ne muodostavat yhdessä ainutlaatuisen sormenjäljen.

Siteeraa tätä